Awesome GitHub RepositoriesCode Correctness Verifications

This repository is a C++ study collection and programming courseware designed to support a structured language curriculum. It functions as a comprehensive study repository containing conceptual notes and verified exercise solution sets for learning the C++ programming language. The project provides a set of working source code implementations and answers for practical programming problems. These materials enable language learning and programming practice by allowing users to implement code and verify their logic against solved exercises. The content is organized into a chapter-based director

This project is a deep learning implementation library and neural network theory repository. It translates mathematical derivations from textbooks and literature into functional Python code to demonstrate how deep learning algorithms work. The codebase focuses on low-level algorithm implementation by using numerical libraries instead of high-level deep learning frameworks. This approach maps theoretical mathematical proofs to executable functions to verify principles and expose the underlying arithmetic and data flow of neural networks. The project covers the implementation of deep learning

XiangShan is a high-performance RISC-V processor core and a hardware description language framework. It provides a construction-based system for designing, simulating, and verifying complex processor micro-architectures and peripheral devices. The project includes a high-performance CPU simulator used for architectural exploration and functional verification of processor execution. The project implements a superscalar out-of-order CPU architecture that uses renaming and reorder buffers to execute instructions in parallel. It generates synthesizable Verilog files from hardware descriptions to

RxPY est une bibliothèque de programmation réactive fonctionnelle et une bibliothèque d'observables ReactiveX pour Python. Elle sert de processeur de flux asynchrone et de framework de coordination piloté par les événements, utilisé pour construire des pipelines de données qui réagissent aux changements d'état ou aux flux d'événements au fil du temps. La bibliothèque fournit une boîte à outils pour composer des programmes asynchrones et basés sur les événements en utilisant des séquences observables et des opérateurs. Elle se distingue par l'utilisation de planificateurs configurables pour gérer la concurrence, le timing et les cycles de vie des abonnements. Le projet couvre un large éventail de capacités de traitement de flux, y compris l'agrégation, le filtrage et la combinaison de données. Il fournit des mécanismes pour la diffusion d'événements, la mise en tampon de séquences et la gestion des erreurs, ainsi que des outils pour coordonner les flux observables avec des boucles d'événements asynchrones. Les tests et l'assurance qualité sont pris en charge par la simulation de temps virtuel, la modélisation par diagrammes de billes et la vérification des émissions.

backend-cheats est un guide de référence complet en ingénierie backend et une collection de cheatsheets techniques. Il sert de base de connaissances pour le développement côté serveur, le réseautage et les fondamentaux de l'informatique, livrés sous forme de site statique basé sur Markdown. Le projet fournit des manuels détaillés pour la conception d'API, couvrant spécifiquement les interfaces REST et GraphQL, ainsi que des patterns d'architecture logicielle tels que Monolithique, Microservices et MVC. Il inclut un aperçu de l'architecture de base de données comparant les paradigmes relationnels et NoSQL, ainsi qu'une référence sur la sécurité web pour identifier les vulnérabilités et gérer les variables d'environnement. La surface de référence s'étend au DevOps et à la gestion d'infrastructure, incluant l'administration système Linux et la conteneurisation avec des outils d'orchestration. Une couverture supplémentaire inclut l'architecture matérielle informatique, les fondamentaux réseau, l'optimisation des performances via la mise en cache et le profilage, et les stratégies de test logiciel. La documentation est structurée en utilisant des fichiers source Markdown qui sont convertis en pages HTML pré-rendues.

gptme est une plateforme d'orchestration multi-agents conçue pour l'ingénierie logicielle autonome, l'intégration de l'IA dans le terminal et la navigation de code améliorée par RAG. Elle permet le déploiement d'agents persistants et de sous-agents spécialisés pour décomposer des tâches complexes et exécuter des flux de travail techniques parallèles. Le système se distingue par une combinaison d'automatisation d'interface graphique basée sur la vision pour contrôler les applications de bureau et de mécanismes de patch chirurgical pour des modifications ciblées du code source. Il utilise une gestion de mémoire basée sur git pour maintenir un historique versionné des identités des agents, des leçons apprises et des états de l'espace de travail. Ses capacités plus larges couvrent le routage de modèles agnostique aux fournisseurs à travers des backends d'IA locaux et cloud, la récupération sémantique pour le contexte local et l'intégration du Model Context Protocol pour charger dynamiquement des outils externes. Le projet inclut également une suite complète d'ingénierie logicielle pour le débogage automatisé, le refactoring et la gestion de dépôts GitHub. La plateforme peut être déployée en tant que serveur auto-hébergé via des conteneurs Docker, avec une interface de chat basée sur le web et un rendu de bureau conteneurisé.

This project is a language model evaluation framework and benchmarking tool designed to measure the accuracy and performance of models across diverse datasets. It provides a system for implementing model-based graders, running standardized tests for mathematical reasoning, coding, and factuality, and calculating quantified performance metrics such as precision, recall, F1 scores, and pass-at-k. The framework utilizes model-based grading and rubrics to validate response quality against expert-defined criteria. It includes a multi-model benchmarking loop and a model-agnostic API interface to co

ThinkStats2 is a computational statistics course and educational library designed to teach probability and statistics through a programmatic approach. It provides a framework for studying statistical concepts by writing Python code and running simulations on real-world datasets. The project uses interactive notebooks and a collection of Python modules to deliver guided lessons. It emphasizes the verification of theoretical statistical laws through iterative computational experiments and simulation-driven testing. The resource covers broad capabilities in data analysis and data science traini

picorv32 is a size-optimized RISC-V CPU core and synthesizable processor IP designed for integration into FPGA and ASIC hardware designs. It serves as an open-source CPU architecture and embedded system-on-chip component that implements a standard RISC-V instruction set. The design features a modular architecture that allows for the integration of external coprocessors to implement custom non-branching instructions. It includes a parameterized integer unit with configurable multiplication and division cores to balance performance against total logic gate count. The project covers a broad ran

LiteX est une suite de développement FPGA SoC et un framework de construction SoC utilisé pour concevoir des systèmes sur puce (SoC) de manière programmatique. Il fournit une chaîne d'outils de description matérielle qui utilise un framework scriptable pour définir des layouts matériels et automatiser la génération de code HDL (Hardware Description Language). Le projet se distingue par l'orchestration de multiples chaînes d'outils propriétaires et open source pour synthétiser la logique numérique et générer des bitstreams déployables. Il prend en charge l'intégration de logique multi-langage, permettant de combiner différents langages de description matérielle dans un seul projet. Le framework couvre un large éventail de capacités, incluant l'intégration de cœurs de processeur, la gestion d'interconnexions de bus hiérarchiques et l'implémentation de périphériques matériels tels que PCIe, Ethernet et USB. Il fournit également des outils pour la simulation de logique numérique, le bootstrapping de runtime bare-metal pour le BIOS et le firmware, et la construction de systèmes capables de démarrer un noyau Linux complet. La suite inclut des utilitaires pour le chargement de design matériel et le débogage de pont hôte pour inspecter les cartes mémoire et les états des registres depuis un ordinateur hôte.

Rocket-chip is a framework for the parametric design, synthesis, and verification of RISC-V based processors and system-on-chip hardware. It functions as a generator that converts high-level specifications into synthesizable Verilog files for FPGA or ASIC implementation. The project utilizes a Scala-based hardware description framework to produce customizable pipelined processor cores, memory hierarchies, and peripheral devices. It employs a parameter-driven model and a two-phase negotiation process to resolve hardware interface specifications between modules during the elaboration phase. Th

Verilator is a hardware simulation engine and toolchain that translates Verilog and SystemVerilog hardware description languages into optimized C++ or SystemC models. It functions as a compiler and transpiler, converting hardware designs into executable binaries to achieve high-speed simulation and integration into software environments. The project distinguishes itself by focusing on simulation acceleration through the generation of optimized C++ classes and cycle-accurate models. It provides a SystemVerilog linter for static analysis of hardware designs and a hardware coverage analyzer to t

GHDL is a compiler and simulator for VHDL hardware descriptions. It functions as a multi-pass analysis elaborator that resolves design hierarchies and dependencies to prepare hardware descriptions for simulation or synthesis. The project transforms VHDL source code into executable binaries for high-speed digital design verification and serves as a synthesis tool that converts descriptions into structural netlists compatible with vendor or open-source flows. It also implements the Language Server Protocol to provide static analysis, autocomplete, and code navigation for VHDL files. The toolse