Awesome GitHub RepositoriesCode Correctness Verifications

This repository is a C++ study collection and programming courseware designed to support a structured language curriculum. It functions as a comprehensive study repository containing conceptual notes and verified exercise solution sets for learning the C++ programming language. The project provides a set of working source code implementations and answers for practical programming problems. These materials enable language learning and programming practice by allowing users to implement code and verify their logic against solved exercises. The content is organized into a chapter-based director

This project is a deep learning implementation library and neural network theory repository. It translates mathematical derivations from textbooks and literature into functional Python code to demonstrate how deep learning algorithms work. The codebase focuses on low-level algorithm implementation by using numerical libraries instead of high-level deep learning frameworks. This approach maps theoretical mathematical proofs to executable functions to verify principles and expose the underlying arithmetic and data flow of neural networks. The project covers the implementation of deep learning

XiangShan is a high-performance RISC-V processor core and a hardware description language framework. It provides a construction-based system for designing, simulating, and verifying complex processor micro-architectures and peripheral devices. The project includes a high-performance CPU simulator used for architectural exploration and functional verification of processor execution. The project implements a superscalar out-of-order CPU architecture that uses renaming and reorder buffers to execute instructions in parallel. It generates synthesizable Verilog files from hardware descriptions to

RxPY is a functional reactive programming library and a ReactiveX observable library for Python. It serves as an asynchronous stream processor and event-driven coordination framework used to build data pipelines that react to changes in state or streams of events over time. The library provides a toolkit for composing asynchronous and event-based programs using observable sequences and operators. It distinguishes itself through the use of configurable schedulers to manage concurrency, timing, and subscription lifecycles. The project covers a wide range of stream processing capabilities, incl

backend-cheats एक व्यापक बैकएंड इंजीनियरिंग संदर्भ गाइड और तकनीकी चीटशीट्स का संग्रह है। यह सर्वर-साइड डेवलपमेंट, नेटवर्किंग, और कंप्यूटर विज्ञान के मूल सिद्धांतों के लिए एक नॉलेज बेस के रूप में कार्य करता है, जिसे एक मार्कडाउन-आधारित स्टेटिक साइट के रूप में वितरित किया जाता है। यह प्रोजेक्ट API डिज़ाइन के लिए विस्तृत हैंडबुक प्रदान करता है, विशेष रूप से REST और GraphQL इंटरफेस को कवर करता है, और Monolithic, Microservices, और MVC जैसे सॉफ़्टवेयर आर्किटेक्चर पैटर्न को शामिल करता है। इसमें रिलेशनल और NoSQL प्रतिमानों की तुलना करने वाला एक डेटाबेस आर्किटेक्चर ओवरव्यू, और कमजोरियों की पहचान करने व एनवायरनमेंट वेरिएबल्स को प्रबंधित करने के लिए एक वेब सुरक्षा संदर्भ शामिल है। संदर्भ सतह DevOps और इंफ्रास्ट्रक्चर प्रबंधन तक फैली हुई है, जिसमें Linux सिस्टम प्रशासन और ऑर्केस्ट्रेशन टूल्स के साथ कंटेनरीकरण शामिल है। अतिरिक्त कवरेज में कंप्यूटर हार्डवेयर आर्किटेक्चर, नेटवर्क के मूल सिद्धांत, कैशिंग और प्रोफाइलिंग के माध्यम से प्रदर्शन अनुकूलन, और सॉफ़्टवेयर परीक्षण रणनीतियां शामिल हैं। दस्तावेज़ीकरण को मार्कडाउन सोर्स फ़ाइलों का उपयोग करके संरचित किया गया है जिन्हें प्री-रेंडर्ड HTML पेजों में परिवर्तित किया जाता है।

gptme एक मल्टी-एजेंट ऑर्केस्ट्रेशन प्लेटफॉर्म है जिसे स्वायत्त सॉफ़्टवेयर इंजीनियरिंग, टर्मिनल-आधारित AI एकीकरण और RAG-संवर्धित कोड नेविगेशन के लिए डिज़ाइन किया गया है। यह जटिल कार्यों को विघटित करने और समानांतर तकनीकी वर्कफ़्लो को निष्पादित करने के लिए स्थायी एजेंटों और विशेष सब-एजेंटों की तैनाती को सक्षम बनाता है। यह सिस्टम डेस्कटॉप एप्लिकेशन को नियंत्रित करने के लिए विज़न-आधारित GUI ऑटोमेशन और लक्षित सोर्स कोड संशोधनों के लिए सर्जिकल पैचिंग तंत्र के संयोजन के माध्यम से खुद को अलग करता है। यह एजेंट पहचान, पाठ और वर्कस्पेस स्थितियों के एक वर्शन्ड इतिहास को बनाए रखने के लिए git-आधारित मेमोरी प्रबंधन का उपयोग करता है। इसकी व्यापक क्षमताएं स्थानीय और क्लाउड AI बैकएंड में प्रदाता-अज्ञेयवादी मॉडल रूटिंग, स्थानीय संदर्भ के लिए सिमेंटिक पुनर्प्राप्ति और बाहरी टूल को गतिशील रूप से लोड करने के लिए मॉडल कॉन्टेक्स्ट प्रोटोकॉल के एकीकरण को कवर करती हैं। प्रोजेक्ट में स्वचालित डिबगिंग, रिफैक्टरिंग और GitHub रिपॉजिटरी प्रबंधन के लिए एक व्यापक सॉफ़्टवेयर इंजीनियरिंग सूट भी शामिल है। प्लेटफॉर्म को Docker कंटेनरों के माध्यम से एक स्वयं-होस्ट किए गए सर्वर के रूप में तैनात किया जा सकता है, जिसमें वेब-आधारित चैट इंटरफ़ेस और कंटेनरीकृत डेस्कटॉप रेंडरिंग की सुविधा है।

This project is a language model evaluation framework and benchmarking tool designed to measure the accuracy and performance of models across diverse datasets. It provides a system for implementing model-based graders, running standardized tests for mathematical reasoning, coding, and factuality, and calculating quantified performance metrics such as precision, recall, F1 scores, and pass-at-k. The framework utilizes model-based grading and rubrics to validate response quality against expert-defined criteria. It includes a multi-model benchmarking loop and a model-agnostic API interface to co

ThinkStats2 is a computational statistics course and educational library designed to teach probability and statistics through a programmatic approach. It provides a framework for studying statistical concepts by writing Python code and running simulations on real-world datasets. The project uses interactive notebooks and a collection of Python modules to deliver guided lessons. It emphasizes the verification of theoretical statistical laws through iterative computational experiments and simulation-driven testing. The resource covers broad capabilities in data analysis and data science traini

picorv32 is a size-optimized RISC-V CPU core and synthesizable processor IP designed for integration into FPGA and ASIC hardware designs. It serves as an open-source CPU architecture and embedded system-on-chip component that implements a standard RISC-V instruction set. The design features a modular architecture that allows for the integration of external coprocessors to implement custom non-branching instructions. It includes a parameterized integer unit with configurable multiplication and division cores to balance performance against total logic gate count. The project covers a broad ran

LiteX is an FPGA SoC development suite and SoC builder framework used to programmatically design system-on-chips. It provides a hardware description toolchain that uses a scriptable framework to define hardware layouts and automate the generation of hardware description language code. The project distinguishes itself by orchestrating multiple vendor and open-source toolchains to synthesize digital logic and generate deployable bitstreams. It supports multi-language logic integration, allowing disparate hardware description languages to be combined into a single project. The framework covers

Rocket-chip is a framework for the parametric design, synthesis, and verification of RISC-V based processors and system-on-chip hardware. It functions as a generator that converts high-level specifications into synthesizable Verilog files for FPGA or ASIC implementation. The project utilizes a Scala-based hardware description framework to produce customizable pipelined processor cores, memory hierarchies, and peripheral devices. It employs a parameter-driven model and a two-phase negotiation process to resolve hardware interface specifications between modules during the elaboration phase. Th

Verilator is a hardware simulation engine and toolchain that translates Verilog and SystemVerilog hardware description languages into optimized C++ or SystemC models. It functions as a compiler and transpiler, converting hardware designs into executable binaries to achieve high-speed simulation and integration into software environments. The project distinguishes itself by focusing on simulation acceleration through the generation of optimized C++ classes and cycle-accurate models. It provides a SystemVerilog linter for static analysis of hardware designs and a hardware coverage analyzer to t

GHDL is a compiler and simulator for VHDL hardware descriptions. It functions as a multi-pass analysis elaborator that resolves design hierarchies and dependencies to prepare hardware descriptions for simulation or synthesis. The project transforms VHDL source code into executable binaries for high-speed digital design verification and serves as a synthesis tool that converts descriptions into structural netlists compatible with vendor or open-source flows. It also implements the Language Server Protocol to provide static analysis, autocomplete, and code navigation for VHDL files. The toolse