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Awesome GitHub RepositoriesTechnology Cell Mapping
The process of mapping generic logic gates to specific cells in a hardware technology library.
Distinguishing note: Candidates refer to spreadsheets, networking, or software architectures, not hardware logic synthesis.
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- yosyshq/yosys
YosysHQ/yosys
4,543Auf GitHub ansehenYosys ist ein digitaler Logiksynthesizer und RTL-Synthese-Tool, das Hardware-Beschreibungssprachen-Code in optimierte Gate-Level-Repräsentationen transformiert. Es fungiert als Hardware-Logikoptimierer und Tool für formale Verifikation und bietet ein Framework, um generische Schaltungsrepräsentationen in spezifische Technologie-Bibliothekszellen für zielgerichtete Hardwareplattformen zu konvertieren. Das Projekt dient als Hardware-Design-Automatisierer durch eine skriptfähige Umgebung, die zur Ausführung von Sequenzen von Synthesebefehlen verwendet wird. Diese Automatisierung ermöglicht die Verwaltung komplexer digitaler Hardware-Workflows und integriert RTL-Design-Synthese mit Technologie-Zell-Mapping. Seine Verifikations- und Analysefunktionen umfassen symbolisches Model-Checking und Design-Äquivalenzverifikation. Diese Tools unterstützen die formale Hardware-Verifikation durch das Überprüfen von Sicherheits- und Lebendigkeitseigenschaften und das Generieren von Simulations-Testbenches, um sicherzustellen, dass Designs ihren ursprünglichen Spezifikationen entsprechen.
Implements a framework for matching generic circuit representations to specific technology library cells for hardware platforms.
C++
