2 Repos
Incorporation of various processor architectures into a system with support for custom interrupts and memory configurations.
Distinct from Processor Cores: Candidates focus on monitoring or software-side configuration; this is the structural integration of the core into the SoC
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LiteX ist eine FPGA-SoC-Entwicklungssuite und ein SoC-Builder-Framework, das zum programmatischen Entwurf von System-on-Chips verwendet wird. Es bietet eine Hardware-Beschreibungstoolchain, die ein skriptfähiges Framework verwendet, um Hardware-Layouts zu definieren und die Generierung von Hardware-Beschreibungssprachen-Code zu automatisieren. Das Projekt zeichnet sich dadurch aus, dass es mehrere Vendor- und Open-Source-Toolchains orchestriert, um digitale Logik zu synthetisieren und bereitstellbare Bitstreams zu generieren. Es unterstützt die Integration von Logik in mehreren Sprachen, wodurch unterschiedliche Hardware-Beschreibungssprachen in einem einzigen Projekt kombiniert werden können. Das Framework deckt ein breites Spektrum an Funktionen ab, einschließlich der Integration von Prozessorkernen, hierarchischem Bus-Interconnect-Management und der Implementierung von Hardware-Peripheriegeräten wie PCIe, Ethernet und USB. Es bietet zudem Tools für die Simulation digitaler Logik, Bare-Metal-Runtime-Bootstrapping für BIOS und Firmware sowie die Konstruktion von Systemen, die einen vollständigen Linux-Kernel booten können. Die Suite enthält Dienstprogramme zum Laden von Hardware-Designs und für das Host-Bridge-Debugging, um Speicher-Maps und Registerzustände von einem Host-Computer aus zu inspizieren.
Supports the incorporation of various processor softcores into the system with custom interrupt and memory configurations.
Rocket-chip is a framework for the parametric design, synthesis, and verification of RISC-V based processors and system-on-chip hardware. It functions as a generator that converts high-level specifications into synthesizable Verilog files for FPGA or ASIC implementation. The project utilizes a Scala-based hardware description framework to produce customizable pipelined processor cores, memory hierarchies, and peripheral devices. It employs a parameter-driven model and a two-phase negotiation process to resolve hardware interface specifications between modules during the elaboration phase. Th
Generates pipelined cores with instruction and data caches extensible with floating-point units and accelerators.